Blog dell'azienda Renesas RC38108A100GBB FemtoClock®3 Attenuatore e generatore di orologio a bassa fase

RenesasRC38108A100GBBFemtoClock®3 Attenuatore Jitter e generatore di orologio per rumore di fase ultra basso

RC38108A100GBBè un attenuatore di jitter di rumore a fase ultra-bassa, un sintetizzatore di orologio a più frequenze e un oscillatore controllato digitalmente (DCO).clock di uscita a bassa potenza con rumore di fase in banda ultra-basso e falso per i ricevitori RF 4G e 5G e con jitter inferiore a 25fs-rms per 112Gbps e 224Gbps SerDes.

Specificità diRC38108A100GBB
Numero di uscite:8 uscita
Frequenza massima di uscita: 2,5 GHz
Frequenza massima di ingresso:1 GHz
Pacchetto/Caso:BGA-64
Ciclo di lavoro - Max:55 %
Jitter: 25 fs
Tensione di alimentazione - Max:1.89 V
Tensione di alimentazione - Min:1.71 V
Corrente di alimentazione di funzionamento:29 mA
Temperatura minima di funzionamento:- 40 C
Temperatura massima di funzionamento: + 85 C
Sensibile all'umidità:Sì
Tensione di alimentazione di funzionamento: da 1,71 V a 1,89 V

Tipo di uscita:CML, HCSL, LVCMOS, LVDS

Caratteristiche delRC38108A100GBB
sintetizzatore di rumore a fase ultra-bassa con jitter inferiore a 25 fps RMS, da 12 kHz a 20 MHz con HPF di 4 MHz
Due domini di sincronizzazione del rumore a bassa fase indipendenti
Quattro domini di frequenza del rumore a bassa fase indipendenti
Supporto per JESD204B/C
Blocco di sincronizzazione dell'ora con convertitore di tempo in digitale (TDC), contatore dell'ora del giorno (TOD) e orologi PTP
8 uscite di orologeria con divisori interi indipendenti
6: LVDS, HCSL (AC-LVPECL) o CML
2: LVDS, HCSL (AC-LVPECL) o LVCMOS
Intervallo di frequenza di uscita:
CML: CC a 2,5 GHz
LVDS o HCSL: DC a 1 GHz
LVCMOS: DC a 250 MHz
Due ingressi di orologeria differenziale configurabili come quattro ingressi di orologeria a un'unica estremità
Funziona da un alimentatore da 1,8 V.
Gli ingressi dell'orologio tollerano l'ingresso di 1,8 V quando il dispositivo è spento, affondando meno di 1mA
Intervallo di frequenza di ingresso CLKIN: DC a 1 GHz
Time Sync TDC supporta gli input 1PPS e PP2S
I DPLL sono conformi alle norme ITU-T G.8262 e G.8262.1
DPLL variazione di fase di ingresso in uscita ≤ 100ps
Risoluzione della frequenza DCO < 10-13
Imballaggio: 7 × 7 mm, 64-BGA

Applicazioni diRC38108A100GBB
Timing per il DAC/ADC e il DSP dell'interfaccia ottica
Orologio di riferimento per 112 Gbps e 224 Gbps SerDes
Unità di distribuzione 5G (DU), switch e router
DCO ad alte prestazioni per orologi basati sul protocollo di precisione del tempo (PTP)

Diagramma di blocco diRC38108A100GBB