M15T4G16256A DEBG2G Chip di memoria IC 933MHz DDR3 SDRAM Chip di memoria BGA-96

M15T4G16256A DEBG2G Chip di memoria IC 933MHz DDR3 SDRAM Chip di memoria BGA-96

Descrizione del prodotto M15T4G16256A ∆DEBG2G

M15T4G16256A DEBG2Gè 933MHz, 32M x 16 Bit x 8 banche, DDR3 ((L) SDRAM chip di memoria, il pacchetto è BGA-96.

DDR3 ((L) SDRAM utilizza un'architettura a doppia velocità di trasmissione per ottenere un funzionamento ad alta velocità.

L'architettura del doppio datarate è un'architettura 8n-prefetch con un'interfaccia progettata per trasferire due parole di dati per ciclo di orologeria ai pin I/O.Una singola operazione di lettura o scrittura per la DDR3 ((L) SDRAM consiste effettivamente di un singolo 8n-bit di larghezza, quattro trasferimenti di dati a ciclo di orologeria al core DRAM interno e otto trasferimenti di dati corrispondenti a n-bit di larghezza e a mezzo ciclo di orologeria ai pin I/O.

Specificità di M15T4G16256A?? DEBG2G

Caratteristiche del M15T4G16256A ∆DEBG2G

VDD = VDDQ = 1,35V (1,283V ~ 1,45V)
Il dispositivo deve essere compatibile con il sistema di controllo della velocità.
¢ Supporta i dispositivi DDR3L per essere compatibili con le versioni precedenti in applicazioni a 1,5V
Strobo di dati bidirezionali differenziali
8n-bit prefetcharchitecture
Input di orologeria differenziale (CK, CK#)
8 banche interne
Terminamento nominale e dinamico (ODT) per i segnali di dati, strobe e maschere
La latenza di programmazione del CAS (READ) (CL)
La latenza additiva CAS (AL) è programmabile
La latenza CAS (WRITE) programmabile (CWL)
lunghezza fissa di sgancio (BL) di 8 e taglio fisso (BC) di 4 (attraverso il set di registri di modalità [MRS])
Selezionabile BC4 o BL8 on-the-fly (OTF)
Modalità di aggiornamento automatico
Ciclo di aggiornamento
- 64 ms, 8192 cicli di aggiornamento da 0°C a +85°C
- 32ms, 8192 cicli di aggiornamento da +85°C a +95°C
Temperatura di autoaggiornamento (SRT)
Automatic self-refresh (ASR)
Scrivere livellamento
Registro multiuso
Calibrazione del driver di uscita

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Domande frequenti
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