MPC8569EVJAUNLB Microcontrollore MCU PowerQUICC III Processore con 1.333 GHz Core e500 a 32 bit in pacchetto FC-PBGA a 783 pin

MPC8569EVJAUNLB è progettato per soddisfare i crescenti requisiti prestazionali delle apparecchiature di accesso a banda larga, tra cui stazioni base 3G/WiMAX/LTE, controller di rete radio, gateway e apparecchiature ATM/TDM/IP.

MPC8569EVJAUNLB aiuta a facilitare le soluzioni IP e multiprotocollo combinando un core del processore e500 ad alte prestazioni, basato sulla tecnologia Power Architecture® e scalabile fino a 1,33 GHz, con un motore di comunicazione flessibile e interfacce di sistema ad alta velocità.

• Core e500 a 32 bit ad alte prestazioni, scalabile fino a 1,33 GHz, che implementa la tecnologia Power Architecture®
  • 2799 MIPS a 1,33 GHz (Dhrystone stimato 2,1)
  • Indirizzamento fisico a 36 bit
  • APU a virgola mobile incorporata a doppia precisione che utilizza operandi a 64 bit
  • APU a virgola mobile vettoriali e scalari integrate a precisione singola che utilizzano operandi a 32 o 64 bit
  • Unità di gestione della memoria (MMU)
• Cache L1/L2 integrata
  • Cache L1: dati da 32 Kbyte e istruzioni da 32 Kbyte
  • Cache L2: 512 Kbyte (set associativo a 8 vie)
• Interfacce ad alta velocità (multiplexate) che supportano:
  • Due interfacce Serial RapidIO 1× (con unità di messaggio) o un'interfaccia 4x
  • ×4/×2/×1 interfaccia PCI Express
  • Due interfacce SGMII
• Struttura dello switch di rete su chip
• 133 MHz, 16 bit, 3,3 VI/O, bus locale avanzato (eLBC) con controller di memoria
• Controller host digitale protetto (eSDHC) avanzato utilizzato per l'interfaccia della scheda SD/MMC
• Controller DMA integrato a quattro canali
• Supporto doppio I2C e doppio ricevitore/trasmettitore asincrono universale (DUART).
• Controller di interruzione programmabile (PIC)
• Porta di accesso di prova JTAG IEEE Std 1149.1™
• Tensioni del nucleo da 1,0 V e 1,1 V con 3,3 V, 2,5 V, 1,8 V, 1,5 V e 1,0 VI/O
• Contenitore FC-PBGA a 783 pin, 29 mm × 29 mm