W632GU6RB-11 Chip Memoria IC 2Gbit DDR3L SDRAM 933MHz Bassa Tensione per Sistemi Embedded

Il W632GU6RB-11 è un chip di memoria DDR3L SDRAM da 2Gb. DDR3L è una versione a bassa tensione di DDR3 che riduce significativamente il consumo di energia mantenendo capacità di trasferimento dati ad alta velocità, rendendolo ideale per sistemi embedded con requisiti sia di efficienza energetica che di larghezza di banda.

Il W632GU6RB-11 presenta un'architettura 16M × 8 banchi × 16 bit, con una capacità totale di 2Gb e una larghezza del bus dati di 16 bit (x16). Supporta una tensione di core di 1,35 V (VDD) e una tensione di I/O di 1,35 V/1,5 V (VDDQ), rimanendo compatibile con i livelli di I/O standard di 1,5 V di DDR3, consentendo una selezione flessibile durante la progettazione del sistema. Il chip è alloggiato in un package VFBGA a 96 sfere, misurando solo 7,5 mm × 13 mm, rendendolo adatto per applicazioni embedded con vincoli di spazio.

• Alimentazione: 1,35 V (tip.), VDD, VDDQ = 1,283 V a 1,45 V
• Retrocompatibile con VDD, VDDQ = 1,5 V ± 0,075 V
• Architettura Double Data Rate: due trasferimenti di dati per ciclo di clock
• Otto banchi interni per operazioni concorrenti
• Architettura di prefetch a 8 bit
• CAS Latency: 5, 6, 7, 8, 9, 10, 11, 13 e 14
• Modalità burst length 8 (BL8) e burst chop 4 (BC4): fisse tramite registro di modalità (MRS) o selezionabili On-The-Fly (OTF)
• Ordine di burst di lettura programmabile: interleaved o nibble sequential
• Strobe dati differenziali bidirezionali (DQS e DQS#) vengono trasmessi / ricevuti con i dati
• Allineati al fronte con i dati di lettura e allineati al centro con i dati di scrittura
• DLL allinea le transizioni DQ e DQS con il clock
• Ingressi di clock differenziali (CK e CK#)
• Comandi inseriti su ogni fronte positivo di CK, dati e maschera dati sono riferiti a entrambi i fronti di una coppia di strobe dati differenziali (double data rate)
• Posted CAS con latenza additiva programmabile (AL = 0, CL - 1 e CL - 2) per una migliore efficienza del bus di comando, indirizzo e dati
• Latenza di lettura = Latenza additiva più CAS Latency (RL = AL + CL)
• Operazione di auto-precarica per burst di lettura e scrittura
• Refresh, Self-Refresh, Auto Self-refresh (ASR) e Partial array self refresh (PASR)
• Power Down precaricato e Power Down attivo
• Maschere dati (DM) per dati di scrittura
• CAS Write Latency (CWL) programmabile per frequenza operativa
• Latenza di scrittura WL = AL + CWL
• Registro multifunzione (MPR) per la lettura di una sequenza di bit di calibrazione temporale di sistema predefinita
• Supporto per la calibrazione temporale a livello di sistema tramite write leveling e pattern di lettura MPR
• Calibrazione ZQ per driver di uscita e ODT utilizzando un resistore di riferimento esterno a massa
• Pin RESET# asincrono per la sequenza di inizializzazione all'accensione e la funzione di reset
• Terminazione on-die (ODT) programmabile per dati, maschera dati e coppie di strobe differenziali
• Modalità ODT dinamica per una migliore integrità del segnale e impedenze di terminazione preselezionabili durante le scritture
• Dimensione pagina 2K Byte

• Sistemi embedded: Applicazioni che richiedono cache ad alta velocità di media capacità, come controllo industriale, interfacce uomo-macchina (HMI) e terminali di acquisizione dati
• Apparecchiature di rete: Buffering dati in dispositivi di comunicazione come router, switch e gateway
• Elettronica di consumo: Prodotti di consumo sensibili al costo come televisori digitali, set-top box e smart speaker
• Elettronica automobilistica: Sistemi di infotainment in-vehicle e dispositivi di navigazione (deve essere selezionata la versione con temperatura di grado industriale)
• Visione industriale: Buffering di frame per telecamere di visione artificiale e schede di acquisizione immagini